作為半導(dǎo)體專業(yè)人士，我們對(duì)摩爾定律非常熟悉。這一定律由戈登.摩爾提出，其內(nèi)容為：當(dāng)價(jià)格不變時(shí)，集成電路上可容納的元器件的數(shù)目，約每隔18-24個(gè)月便會(huì)增加一倍，性能也將提升一倍。目前看來，如果我們考慮集成電路的復(fù)雜性，如果我們采用物理建模和相對(duì)理論進(jìn)行對(duì)收縮工藝節(jié)點(diǎn)繼續(xù)數(shù)學(xué)分析，摩爾定律可能要更改為：14nm工藝以后，集成電路晶體管密度每經(jīng)過32個(gè)月才能翻一倍。到2019年這或許就會(huì)變成現(xiàn)實(shí)，其中影響因素有很多，如指數(shù)邏輯深度和計(jì)算效率，低功耗問題及需求，片上變異，延時(shí)，系統(tǒng)級(jí)約束，并行性，噪聲邊緣，相聲等。

過去幾年我對(duì)此作了觀察和分析，在更低的工藝節(jié)點(diǎn)真正的限制是材料特性，原子距離和數(shù)據(jù)傳輸是由于制造問題而引起。技術(shù)轉(zhuǎn)移可能伴隨集成電路制程變革而發(fā)生，可能是由于工藝節(jié)點(diǎn)收縮的相關(guān)問題，或者系統(tǒng)的分析需求，系統(tǒng)中的數(shù)學(xué)和數(shù)字模型、構(gòu)架甚至設(shè)計(jì)水平等。

工程層面真正的瓶頸是規(guī)范的復(fù)雜性，系統(tǒng)級(jí)設(shè)計(jì)的實(shí)現(xiàn)和驗(yàn)證，甚至收縮的實(shí)踐限制是上限定理。根據(jù)上限定理，不可能給任何計(jì)算機(jī)系統(tǒng)同時(shí)提供一致性，分區(qū)容忍性和可用性。因此SOC的計(jì)算效率限制處在系統(tǒng)構(gòu)架層面。

但是收縮和計(jì)算性能的真正限制是空間、能量和時(shí)間。如果我們?cè)囍斫鈵垡蛩固沟南鄬?duì)論，那么就知道運(yùn)行的限制和光速有關(guān)。載流子的遷移速率由介電常數(shù)決定，材料的導(dǎo)電率會(huì)真正限制運(yùn)行商之間的信息傳遞。另一個(gè)收縮制程節(jié)點(diǎn)的重要限制因素是伴隨著高計(jì)算效率的物理集成和并行計(jì)算的同步。

器件層面的重要限制因素是：老化、漏電、接口和接觸尺寸以及延遲的變化。所以對(duì)于半導(dǎo)體專業(yè)真正的具有挑戰(zhàn)性的階段是低于10 nm工藝節(jié)點(diǎn)。真正的小型化會(huì)面臨挑戰(zhàn)的時(shí)代是8nm工藝節(jié)點(diǎn)，那個(gè)時(shí)候設(shè)計(jì)和工藝流程都可能出現(xiàn)變革。

預(yù)計(jì)在2019年會(huì)有人根據(jù)設(shè)計(jì)和制造中的技術(shù)轉(zhuǎn)移和挑戰(zhàn)改寫摩爾定律，集成電路中三極管的數(shù)量密度每隔36或者38個(gè)月翻一倍，2019年以后或許會(huì)按照這樣的節(jié)奏持續(xù)十年。

雖然有局限性,但是我們針對(duì)設(shè)計(jì)會(huì)變得越來越聰明，復(fù)雜SOC創(chuàng)新不斷，讓我們共同期待一個(gè)小型化的大時(shí)代!