多插槽、多核心CPU方案對于基礎(chǔ)功能體系的要求正逐步提升：它們處理能力強(qiáng)勁、食量驚人，因此需要通過CPU-內(nèi)存通道從DRAM、也就是服務(wù)器內(nèi)存當(dāng)中汲取更多可資處理的數(shù)據(jù)。

此類訪問的完成周期屬于納秒級別，也就是一秒鐘的十億分之一。除了內(nèi)存之外，從其它渠道獲取數(shù)據(jù)——例如PCIe服務(wù)器閃存卡、直接接入服務(wù)器的SSD或者配套網(wǎng)絡(luò)陣列及磁盤驅(qū)動(dòng)器等——在時(shí)耗方面要長得多，這就意味著計(jì)算核心需要中止運(yùn)作、進(jìn)入閑置并等等所需要的處理數(shù)據(jù)。

在現(xiàn)代制造體系當(dāng)中，數(shù)十年來的規(guī)?；a(chǎn)、準(zhǔn)時(shí)交付與以訂單為基礎(chǔ)的構(gòu)建經(jīng)驗(yàn)意味著任何工廠環(huán)境的裝配流程都需要以全部必要組件為核心要素、在設(shè)計(jì)中保障隨時(shí)可用特性。整套制造流程的核心思路在于裝配線運(yùn)作不停、允許多條線程同步推進(jìn)，而且物流機(jī)制需要保持負(fù)載均衡并以正確的速度向生產(chǎn)流程內(nèi)的裝配點(diǎn)交付正確數(shù)量的產(chǎn)品組件。

服務(wù)器就像是一座數(shù)據(jù)處理工廠，而且從宏觀角度來看，其整體架構(gòu)在于不斷將數(shù)據(jù)提供給計(jì)算機(jī)制。而在數(shù)據(jù)向計(jì)算傳輸?shù)牧鞒讨袑⑸婕耙幌盗芯唧w階段，其中包括將數(shù)據(jù)由磁盤或者傳感器傳輸至服務(wù)器內(nèi)存、隨后再交付至CPU核心。我們還經(jīng)常利用高速緩存機(jī)制實(shí)現(xiàn)數(shù)據(jù)傳輸提速，即將來自低速來源的數(shù)據(jù)利用內(nèi)存進(jìn)行預(yù)緩沖。

不過服務(wù)器計(jì)算效率已經(jīng)迎來了飛躍式發(fā)展，新一代處理、服務(wù)器虛擬化以及當(dāng)下迅猛發(fā)展的容器化機(jī)制使得服務(wù)器設(shè)備能夠運(yùn)行更多應(yīng)用程序——這意味著計(jì)算核心需要以更高實(shí)時(shí)水平獲取更多待處理數(shù)據(jù)，且每一個(gè)具體計(jì)算周期皆遵循此理。

一臺包含雙插槽、每插槽八計(jì)算核心的服務(wù)器所能完成的數(shù)據(jù)處理規(guī)模通常高于其內(nèi)存及下流存儲基礎(chǔ)設(shè)施在任何情況下所能交付的數(shù)據(jù)總量。

閃存存儲機(jī)制能夠在各個(gè)階段顯著提升數(shù)據(jù)IO速度，這使得下游存儲基礎(chǔ)設(shè)施擁有了為計(jì)算體系提供必要數(shù)據(jù)傳輸能力的可能性——包括在網(wǎng)絡(luò)陣列中利用SSD替代磁盤驅(qū)動(dòng)器、將閃存緩存加入陣列控制器、將SSD引入服務(wù)器配備的直連存儲(簡稱DAS)接口以及利用承載于PCIe閃存卡之上的閃存存儲資源提供遠(yuǎn)高于服務(wù)器DAS基礎(chǔ)設(shè)施中SATA或者SAS連接SSD的速度表現(xiàn)。

　　配備DRAM與PCIe閃存的服務(wù)器設(shè)計(jì)方案

即使如此我們?nèi)匀粺o法徹底擺脫數(shù)據(jù)傳輸能力這一瓶頸，因?yàn)镻CIe卡與面向DRAM的內(nèi)存總線之間存在一套數(shù)據(jù)轉(zhuǎn)換協(xié)議，而這大大降低了其實(shí)際交付速度。如果我們能夠?qū)㈤W存資源直接接入內(nèi)存總線，從而使其與DRAM芯片擁有同樣的DIMM——即雙列直插內(nèi)存模塊——訪問能力，結(jié)果又將如何?

內(nèi)存訪問延遲——納秒級——即一秒的十億分之一。

磁盤訪問延遲——毫秒級——即一秒的千分之一。

PCIe閃存訪問延遲——微秒級——即一秒的百萬分之一。

Flash DIMM訪問延遲——據(jù)稱較PCIe閃存低80%。

來自加拿大的Diablo Technologies公司已經(jīng)利用其內(nèi)存通道存儲(簡稱MCS)技術(shù)實(shí)現(xiàn)了上述目標(biāo)，并與閃存芯片及SSD供應(yīng)商SanDisk建立起合作關(guān)系，由后者以O(shè)EM方式將ULLtraDIMM技術(shù)產(chǎn)品銷售給華為、聯(lián)想以及Supermicro等企業(yè)客戶。

　　配備DIMM內(nèi)存總線訪問機(jī)制的閃存方案

內(nèi)存通道利用并發(fā)式訪問機(jī)制增加數(shù)據(jù)的訪問速度。

Diablo對15%比例的讀取/寫入速率進(jìn)行了測試，并發(fā)現(xiàn)PCIe閃存的平均寫入延遲水平在105微秒，而其MCS閃存的平均寫入延遲水平為29毫秒——這意味著前者的性能指標(biāo)比后者高出3.6倍。

在MCS項(xiàng)目當(dāng)中，閃存DIMM與DRAM一樣存在于同一套整體內(nèi)存空間當(dāng)中。目前基于MCS的產(chǎn)品普遍使用DDR3接口，即第三類或者第三代雙倍數(shù)據(jù)速率DDR技術(shù)。這套方案能夠帶來雙倍于前代DDR2技術(shù)規(guī)格的數(shù)據(jù)傳輸速度。

　　Diablo Technologies閃存方案示意圖

作為第四代DDR標(biāo)準(zhǔn)，DDR4再度將數(shù)據(jù)傳輸速率推向新的高點(diǎn)、具備雙倍于DDR3的模塊密度且對于運(yùn)行電壓的要求低于DDR3。隨著技術(shù)的不斷發(fā)展，DDR4擁有將DDR3速度水平再度翻倍的潛在可能性。

Diablo公司表示，MCS技術(shù)非常適合處理虛擬SAN(即VSAN)工作負(fù)載：

消除對于外部存儲陣列的需求與依賴性。

為集群化節(jié)點(diǎn)提高理想的速度表現(xiàn)，同時(shí)不影響其高可用性水平。

能夠?yàn)楦邚?qiáng)度工作負(fù)載提供可預(yù)測的IOPS表現(xiàn)與延遲水平。

進(jìn)一步縮小持久性閃存存儲與計(jì)算體系間的距離還能帶來其它諸多收益，例如減少系統(tǒng)中數(shù)據(jù)移動(dòng)所造成的負(fù)載以降低能源消耗，但我們在這里主要以性能優(yōu)勢作為主要考量對象。

為什么我們要著重強(qiáng)調(diào)閃存DIMM的重要意義?為什么不將一切數(shù)據(jù)存放在DRAM當(dāng)中?理由很簡單，DRAM的制造成本較閃存更高，而且閃存所采用的NAND技術(shù)保證其具備非易失特性——即不同于DRAM，不會(huì)在斷電之后出現(xiàn)內(nèi)容丟失的狀況。憶阻器技術(shù)同樣具備類似的非易失特性。

值得注意的是，以上思路并非將閃存作為惟一存儲機(jī)制，而只是在強(qiáng)調(diào)拉近非易失性存儲資源與計(jì)算間距離所帶來的好處。從理論層面講，任何非易失性記憶體都能夠以類似的方式接入DIMM——當(dāng)然，前提是業(yè)務(wù)用例對此擁有足夠強(qiáng)烈的需求?；萜漳壳罢诜e極開發(fā)憶阻器技術(shù)，并將在未來提供基于DIMM的內(nèi)存總線接口。

以ReRAM(即阻變存儲器)以及相變存儲器(簡稱PCM)為代表的憶阻器方案將成為即將到來的后NAND時(shí)代中值得高度重視的核心候選技術(shù)。根據(jù)預(yù)期，NAND單元將在達(dá)到12到15納米制程區(qū)間后無法進(jìn)一步縮小。其后續(xù)技術(shù)成果需要為我們今后對于存儲容量及更高訪問速度需求提供切實(shí)可行的解決效果，因?yàn)楹苊黠@CPU資源還將繼續(xù)保持發(fā)展態(tài)勢——例如配備更多計(jì)算核心——而服務(wù)器執(zhí)行效率也將在容器化應(yīng)用程序的帶動(dòng)下迎來新一輪革命。

　　惠普提出的Nanostore技術(shù)概念

縮小閃存與計(jì)算間距離的趨勢只不過是長期演變歷程中的一次最新迭代，其核心訴求在于通過存儲與計(jì)算體系間的趨近關(guān)系減少由傳輸速寫為的性能損耗?；萜展居趦赡昵笆状翁岢鯪anostore概念，旨在將NAND閃存集成到處理器芯片之上。

惠普實(shí)驗(yàn)室還曾專門就這一概念發(fā)布過IEEE論文。

這篇論文的重點(diǎn)在于詳盡闡述了CPU計(jì)算資源的發(fā)展歷程。文中指出：“從歷史角度看，第一臺擁有萬億次級別計(jì)算能力的計(jì)算機(jī)(即每秒1012兆次或者統(tǒng)稱萬億次運(yùn)算)出現(xiàn)于上世紀(jì)九十年代末。而本世紀(jì)初，第一臺千萬億次計(jì)算機(jī)的面世將性能水平提高了上千倍。預(yù)計(jì)未來百億億次計(jì)算機(jī)(每秒運(yùn)算能力突破百億億次)將在這個(gè)十年結(jié)束之前出現(xiàn)。”

存儲業(yè)界正面臨著對于數(shù)據(jù)供給能力進(jìn)一步提升的迫切需求，而這一切都是由計(jì)算能力的不斷提升所引發(fā)。雖然對于IT系統(tǒng)中低功耗水平與降低數(shù)據(jù)移動(dòng)頻率的呼聲也值得重視，但性能表現(xiàn)仍然是當(dāng)前技術(shù)業(yè)界所面臨的核心矛盾。要解決這一老大難難題，將存儲機(jī)制與計(jì)算體系緊密結(jié)合無疑算是最為明智的處理手段，其能夠有效降低計(jì)算機(jī)處理器核心在等待IO響應(yīng)過程中浪費(fèi)掉的時(shí)間。不過很明顯，這是一個(gè)將不斷重復(fù)出現(xiàn)在我們面前的難題，而Nanostore以及憶阻器技術(shù)將成為攻克下一輪性能瓶頸的最新嘗試。